三星在7月底宣布量产使用GAA(Gate-All-Aronud，全环绕栅极)的3nm工艺，成为业界首个引入该技术的芯片制造商。竞争对手台积电下半年量产的首代3nm工艺还将使用FinFET(鳍式场效应管)技术，英特尔则计划在20A(2nm)工艺上转向GAA晶体管。
按照英特尔的计划，Intel 20A将会在2024年出问世，但英特尔方面也在积极准备GAA相关技术工艺。在7月举办的VLSI技术和电路研讨会上，英特尔组件研究小组的Marko Radosavljevic在题为“Advanced Logic Scaling Using Monolithic 3D Integration”的演讲中，提到有关3D设备制造开发状态的最新信息。Marko认为3D器件拓扑将成为新兴的环栅(纳米片/纳米带)器件的继任者。
Marko首先简要回顾导致当前FinFET器件和即将推出的GAA拓扑的最新工艺技术发展。与FinFET的“三栅极”表面相比，GAA拓扑改进器件漏电流控制。此外，GAA技术还能为光刻和制造在堆叠中的纳米片的宽度提供灵活性，也为设计人员在特定PPA目标优化电路识提供更大的灵活性。
Marko分享下一个工艺路线图器件演变方面是3D堆叠纳米带，利用在横向pFET和nFET器件制造中获得的工艺开发经验。与横向纳米片布局相比，垂直器件堆叠能够给逻辑单元和SRAM带来显著的微缩。
英特尔正在评估两中不同的CFET(complementary FET，3D堆叠器件)制造方法，分别是顺序(sequential)和单片(monolithic，或自对准)。顺序处理流程是制造底部器件、然后粘合(变薄的)衬底以制造顶部器件;氧化物介电层沉积并抛光在起始衬底上，用于键合工艺，并用作器件之间的电隔离。
顺序3D堆叠可提供利用不同衬底材料(以及可能不同的器件拓扑)的机会。上图中(顶部)pFET使用Ge衬底中的纳米片器件制造，(底部)nFET使用FinFET结构。Ge纳米片中的pFET将使用Ge/SiGe层的起始堆叠制造，SiGe再次用作源极/漏极生长和纳米片释放的牺牲支撑。与Si相比，该技术选项将利用Ge中更高的空穴迁移率。但分隔两个器件层的键合电介质厚度是关键的工艺优化参数，薄层可降低寄生互连电阻和电容，但需要无缺陷。
自对准单片3D堆叠的单片垂直器件结构独有的两个关键工艺步骤，不同nFET和pFET S/D外延生长和栅极功函数金属沉积。两种器件类型的S/D外延生长过程，顶部器件纳米带在底部器件S/D外延生长之前接收阻挡层，然后去除该阻挡层，露出顶部纳米带的末端，并生长顶部器件S/D外延。
尽管CFET器件技术有望在即将到来的纳米带工艺节点上继续改进PPA，但关键考虑因素将是CFET器件拓扑的最终成本。Marko介绍了以下成本估算比较，与IC Knowledge LLC合作的一部分，类别细分为光刻、沉积、蚀刻、CMP、计量和其他。
需要注意的是，CFET示例包括BPR分布，为信号路由开辟额外的单元轨道，导致顺序CFET成本差异的主要因素是晶圆键合和单独的顶部器件处理。
总的来说，采用CFET制造的PPAC更有吸引力，虽然总CFET工艺成本更高，同时还有工艺开发挑战。但CFET器件工艺路线图似乎是纳米带器件很快实现生产状态的自然延伸。
编辑点评：在VLSI技术和电路研讨会上，英特尔展示他们研发结果和来自其他研究人员的实验数据，证明PPAC具有明显优势。CFET器件的优势和纳米带制造(以及建模和EDA基础设施)专业知识的利用可能会缩短纳米带的寿命。
在最终的应用方面，英特尔最快也要等到2024年才会将相关产品进入量产阶段，但首代使用GAA技术的20A(2nm)工艺节点能否准时量产也是关键问题，毕竟英特尔在10nm(Intel7)节点上停留太长时间，20A推迟也不是不可能。竞争对手方面，考虑到台积电计划在下半年量产首代3nm(N3)工艺，预计2024年风险试产的2nm(N2)会引入GAA技术，随后也将全面转向GAA。三星则在上月推出首代采用GAA技术的3nm工艺，虽然规格参数提升并不明显，但GAA带来的一系列电气性能，同样值得期待的。
最后，随着各种原材料价格的上涨，台积电方面已经提高晶圆的代工价格，英特尔和三星也基本确认产品、代工晶圆涨价，未来的芯片产品只会越来越贵，反正且买且珍惜吧。
