近期，三星电子宣布开始量产采用全环绕栅极(Gate-All-Around，简称GAA)的3纳米制程工艺芯片。台积电当前使用的是4纳米工艺(鳍式场效应管，FinFET)，第一代3nm(N3)预计在2022年下半年量产，三星似乎在3nm工艺节点上超过台积电，但三星3nm技术真的超过了台积电？
在传统的印象中，半导体工艺的数字越小，代表其制造工艺越先进。但随着半导体制造工艺进入到14nm节点，传统的制造工艺命名就开始被“玩坏”，制造工艺已经变成数字游戏，也不再被业界承认。
为了更好的解决命名问题，英特尔提出新的标准，按照英特尔的新标准，使用10nm工艺芯片，理论每平方毫米要拥有1亿个晶体管。但事实上，台积电的10nm工艺晶体管密度为4810万/平方毫米，三星则是5160万/平方毫米，与英特尔依然存在一代的差距。
由于工艺的命名没有统一的行业标准，普通消费者会选择更直观的数字进行比较，但各个晶圆厂之间的命名方式，是无法满足直接对比要求的。比如三星宣布开始量产的3nm工艺，在很多方面强于5nm工艺，其中的5nm是和三星自家的产品相比，那它能否超越台积电的5nm？
首先是来自三星官方的说法，与5纳米工艺(三星5nm)相比，第一代3纳米工艺可以降低45%功耗、性能提升23%、芯片面积减少16%。非常有趣的是，按照摩尔定律每18～24个月晶体管数量翻倍来看，三星从5nm到3nm也未实现翻倍的目标。
根据ScottenJones(ICKnowledge，via Semiwiki)和DavidSchor(WikiChipFuse)提供的数据，三星5nm工艺(5LPE)的晶体管密度大约为126.5MTr/mm2，与台积电5nm工艺(N5)的晶体管密度大约为173.1 MTr/mm2相比。
三星公布的第二代3纳米工艺，则会使芯片功耗降低50%、性能提升30%、芯片面积减少35%。由此可以计算出三星第一代3nm工艺(3GAE)晶体管密度大约为150.6MTr/mm2，第二代3nm工艺(3GAP)晶体管密度大约为194.6MTr/mm2。
竞争对手台积电的官方宣传中提到：相较于N5制程技术，N3制程技术的逻辑密度将增加约70%，在相同功耗下频率提升10-15%、或者相同频率下功耗降低25-30%。据此计算出台积电3nm工艺(N3)晶体管密度大约为294.3MTr/mm2。
从晶体管密度的角度来看，台积电5nm工艺明显强于三星第一代3nm工艺(GAE)，第二代3nm工艺(GAP)才真正意义上超越台积电5nm工艺。但台积电计划在下半年量产的3nm工艺(N3)，又在晶体管密度上大幅超过三星第二代3nm工艺。
编辑点评：对于半导体芯片来说，晶体管密度是衡量性能的重要指标，但并非全部。事实上，从传统的MOS晶体管到FinFET晶体管、再到最新的GAA架构，除了提升晶体管密度外，降低内部漏电率、提升处理器运行频率同样重要。
作为全新的晶体管结构，GAA可带来性能、功耗方面的优势，但使用新结构会在一定程度上影响到部分工艺参数。三星第一代3nm工艺(3GAE)晶体管密度较低，但在PPA(Performance性能、Power功耗、Area尺寸)方面应该可以超过台积电5nm工艺。第二代3nm工艺(GAP)的参数会比第一代更好，至少不会出现提升不明显的问题。
对于台积电来说，他们的第一代3nm工艺(N3)继续沿用FinFET结构，虽然在规格参数上更好，但随着FinFET工艺逐渐走到极限，转向GAA结构也只是时间问题。当台积电转向GAA结构式，同样需要面对三星3nm的问题，届时台积电很可能推出一个晶体管密度稍低的过渡工艺版本，以满足市场需求。
